[cultura] sobre rendimiento de procesadores

No tiene porqué ser mejor o tener mejores prestaciones con mas caché L1. Es más que probable ademas que pueda funcionar peor. Vemos porqué

Hace años se decía que la instruccion GOTO o JMP (en ensamblador) era la mas rapida que existia. Simplemente el procesador tenia que saltar a una direccion de memoria y continuar la ejecucion. Nada mas lejos de la verdad..

¿que ocurre cuando hay una instruccion de bifurcacion?: pues que el procesador tiene que inhabilitar la caché (al menos la L1, y en muchisimos caso tambien la L2). El inhabilitarla, quiere decir que la parca como invalída, y por tanto a partir de ese momento tiene que volver a cargarla.. COMPLETA.

¿que puede minimizar esto? -teniendo presente, que el impacto es bestial.-, pues facil: un circuito dentro del procesador que es el "predictor de saltos". El predictor de saltos, "predice" a priori si va a ejecutarse a continuacion una bifurcacion y por tanto empieza a inhabilitar la cahé. Cuantos mas aciertos tenga, mejor será el rendimiento del procesador. Por tanto, se jeuga aquí con dos cosas: la tasa de aciertos del predictor y el tamaño de la cache. A mayor tasa de aciertos.. mas puede aumentarse la cache (en general, ahora, me refiero a L1 y se hace extensible a L2 porque una inhabilitacion de L1 suele conllevar bajo determinadas circunstancias la de L2 -nunca la L3 para los procesadores que la tuviesen-)

Intel, siempre ha tenido fama de tener el mejor (y con mucho) predictor de saltos. Tambien es verdad, que parece que no es suyo, ya que en su dia tuvo una demanda de Alpha (Digital) por 1000 millones de dolares por copia e infringir las patentes del predictor. (la demanda temrinó cuando Intel compró la empresa;-)

Por ello, Intel en la actualidad apuesta (independientemente de mejoras en su predictor) por crear y aumentar las caches de mivel 3. La L3. Esta caché figura ya en los ultimos procesadores Xeon. (no se si en el 3200 "normal" tambien lo tiene.)

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"JM Tella Llop [MS MVP] ·" wrote in message news:
Examen: ¿un procesador con mas cache de nivel 1 -L1-, funciona mejor que uno con menos meoria y resto de caracteristicas identicas?.

Razonar la respuesta.

(a ver quien aprueba)..

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.

No tiene porqué ser mejor o tener mejores prestaciones con mas caché L1. Es más que probable ademas que pueda funcionar peor. Vemos porqué

Hace años se decía que la instruccion GOTO o JMP (en ensamblador) era la mas rapida que existia. Simplemente el procesador tenia que saltar a una direccion de memoria y continuar la ejecucion. Nada mas lejos de la verdad..

¿que ocurre cuando hay una instruccion de bifurcacion?: pues que el procesador tiene que inhabilitar la caché (al menos la L1, y en muchisimos caso tambien la L2). El inhabilitarla, quiere decir que la parca como invalída, y por tanto a partir de ese momento tiene que volver a cargarla.. COMPLETA.

¿que puede minimizar esto? -teniendo presente, que el impacto es bestial.-, pues facil: un circuito dentro del procesador que es el "predictor de saltos". El predictor de saltos, "predice" a priori si va a ejecutarse a continuacion una bifurcacion y por tanto empieza a inhabilitar la cahé. Cuantos mas aciertos tenga, mejor será el rendimiento del procesador. Por tanto, se jeuga aquí con dos cosas: la tasa de aciertos del predictor y el tamaño de la cache. A mayor tasa de aciertos.. mas puede aumentarse la cache (en general, ahora, me refiero a L1 y se hace extensible a L2 porque una inhabilitacion de L1 suele conllevar bajo determinadas circunstancias la de L2 -nunca la L3 para los procesadores que la tuviesen-)

Intel, siempre ha tenido fama de tener el mejor (y con mucho) predictor de saltos. Tambien es verdad, que parece que no es suyo, ya que en su dia tuvo una demanda de Alpha (Digital) por 1000 millones de dolares por copia e infringir las patentes del predictor. (la demanda temrinó cuando Intel compró la empresa;-)

Por ello, Intel en la actualidad apuesta (independientemente de mejoras en su predictor) por crear y aumentar las caches de mivel 3. La L3. Esta caché figura ya en los ultimos procesadores Xeon. (no se si en el 3200 "normal" tambien lo tiene.)

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"JM Tella Llop [MS MVP] ·" wrote in message news:
Examen: ¿un procesador con mas cache de nivel 1 -L1-, funciona mejor que uno con menos meoria y resto de caracteristicas identicas?.

Razonar la respuesta.

(a ver quien aprueba)..

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.

nope

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Raul Serrano [MS MVP]" wrote in message news:

| Una pequeña pista ¿cuando, como y porqué el procesador tiene que
inhabilitar la caché?

cuando tiene mucha memoria RAM y va a trabajar practicamente con los mismos
datos...

Un Saludo

Raul Serrano
MS MVP Windows Shell/User



"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
pos no... (aunque lo que has dicho es verdad...),,,,,,,

Una pequeña pista ¿cuando, como y porqué el procesador tiene que
inhabilitar la caché?

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:%
;-))

Entonces dependerá...el objetivo de la memoria caché es básicamente:

Mantener el tiempo de acceso promedio a la memoria pequeño

Reducir el ancho de banda entre memoria principal y procesador

no?
El éxito de las memorias cache puede ser atribuido a la propiedad de
localidadde referencia. El análisis de un gran número de programas ha
demostrado que las ref-erencias a la memoria en un intervalo de tiempo
tienden a estar circunscriptas dentro deun área localizada en la memoria. A
este fenómeno se lo denomina localidad de refer-encia. Si las porciones
activas del programa y los datos son colocados en una memoriarápida (más
pequeña que la memoria principal), el tiempo de acceso promedio amemoria
puede reducirse.El tiempo de acceso a memoria cache es menor que el tiem-po
de acceso a memoria principal en un factor de 5 a 10El éxito de las memorias
cache puede ser atribuido a la propiedad de localidadde referencia. El
análisis de un gran número de programas ha demostrado que las ref-erencias a
la memoria en un intervalo de tiempo tienden a estar circunscriptas dentro
deun área localizada en la memoria. A este fenómeno se lo denomina localidad
de refer-encia. Si las porciones activas del programa y los datos son
colocados en una memoriarápida (más pequeña que la memoria principal), el
tiempo de acceso promedio amemoria puede reducirse.El tiempo de acceso a
memoria cache es menor que el tiem-po de acceso a memoria principal en un
factor de 5 a 10El éxito de las memorias cache puede ser atribuido a la
propiedad de localidadde referencia. El análisis de un gran número de
programas ha demostrado que las ref-erencias a la memoria en un intervalo de
tiempo tienden a estar circunscriptas dentro deun área localizada en la
memoria. A este fenómeno se lo denomina localidad de refer-encia. Si las
porciones activas del programa y los datos son colocados en una
memoriarápida (más pequeña que la memoria principal), el tiempo de acceso
promedio amemoria puede reducirse.El tiempo de acceso a memoria cache es
menor que el tiem-po de acceso a memoria principal en un factor de 5 a 10El
éxito de las memorias cache puede ser atribuido a la propiedad de
localidadde referencia. El análisis de un gran número de programas ha
demostrado que las ref-erencias a la memoria en un intervalo de tiempo
tienden a estar circunscriptas dentro deun área localizada en la memoria. A
este fenómeno se lo denomina localidad de refer-encia. Si las porciones
activas del programa y los datos son colocados en una memoriarápida (más
pequeña que la memoria principal), el tiempo de acceso promedio amemoria
puede reducirse.El tiempo de acceso a memoria cache es menor que el tiem-po
de acceso a memoria principal en un factor de 5 a 10
Por tanto, si un programa tiene una referencia en mmeoria a la que es
accedido en muchas circunstancias, en la caché se moverán las porciones del
programa para que sean accedidos más rápidamente reduciendo el tiempo de
acceso promedio a memoria como tal.

El problema puede darse en que si no hay memoria suficiente la memoria caché
le dará lo mismo porque sólo puede llear has no sé qué cifra...por l oque si
después no hay memoria de donde "reasignar" porciones del programa poco
puede hacer también...van por ahí los tiros???

Salu2!!!
Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
pero puedes intentarlo de nuevo ;-)

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:
:-(

Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
suspendido.

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:
Sí, ya que la la caché de nivel está incorporado en el mismo micro, y por
tanto los datos ubicados en memoria caché son más rápidamente accedidos que
los que están en la memoria principal, por lo que podrá ejecutar más
instrucciones.

Salu2!!!
Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
Examen: ¿un procesador con mas cache de nivel 1 -L1-, funciona mejor que
uno con menos meoria y resto de caracteristicas identicas?.

Razonar la respuesta.

(a ver quien aprueba)..

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.

nope

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Raul Serrano [MS MVP]" wrote in message news:

| Una pequeña pista ¿cuando, como y porqué el procesador tiene que
inhabilitar la caché?

cuando tiene mucha memoria RAM y va a trabajar practicamente con los mismos
datos...

Un Saludo

Raul Serrano
MS MVP Windows Shell/User



"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
pos no... (aunque lo que has dicho es verdad...),,,,,,,

Una pequeña pista ¿cuando, como y porqué el procesador tiene que
inhabilitar la caché?

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:%
;-))

Entonces dependerá...el objetivo de la memoria caché es básicamente:

Mantener el tiempo de acceso promedio a la memoria pequeño

Reducir el ancho de banda entre memoria principal y procesador

no?
El éxito de las memorias cache puede ser atribuido a la propiedad de
localidadde referencia. El análisis de un gran número de programas ha
demostrado que las ref-erencias a la memoria en un intervalo de tiempo
tienden a estar circunscriptas dentro deun área localizada en la memoria. A
este fenómeno se lo denomina localidad de refer-encia. Si las porciones
activas del programa y los datos son colocados en una memoriarápida (más
pequeña que la memoria principal), el tiempo de acceso promedio amemoria
puede reducirse.El tiempo de acceso a memoria cache es menor que el tiem-po
de acceso a memoria principal en un factor de 5 a 10El éxito de las memorias
cache puede ser atribuido a la propiedad de localidadde referencia. El
análisis de un gran número de programas ha demostrado que las ref-erencias a
la memoria en un intervalo de tiempo tienden a estar circunscriptas dentro
deun área localizada en la memoria. A este fenómeno se lo denomina localidad
de refer-encia. Si las porciones activas del programa y los datos son
colocados en una memoriarápida (más pequeña que la memoria principal), el
tiempo de acceso promedio amemoria puede reducirse.El tiempo de acceso a
memoria cache es menor que el tiem-po de acceso a memoria principal en un
factor de 5 a 10El éxito de las memorias cache puede ser atribuido a la
propiedad de localidadde referencia. El análisis de un gran número de
programas ha demostrado que las ref-erencias a la memoria en un intervalo de
tiempo tienden a estar circunscriptas dentro deun área localizada en la
memoria. A este fenómeno se lo denomina localidad de refer-encia. Si las
porciones activas del programa y los datos son colocados en una
memoriarápida (más pequeña que la memoria principal), el tiempo de acceso
promedio amemoria puede reducirse.El tiempo de acceso a memoria cache es
menor que el tiem-po de acceso a memoria principal en un factor de 5 a 10El
éxito de las memorias cache puede ser atribuido a la propiedad de
localidadde referencia. El análisis de un gran número de programas ha
demostrado que las ref-erencias a la memoria en un intervalo de tiempo
tienden a estar circunscriptas dentro deun área localizada en la memoria. A
este fenómeno se lo denomina localidad de refer-encia. Si las porciones
activas del programa y los datos son colocados en una memoriarápida (más
pequeña que la memoria principal), el tiempo de acceso promedio amemoria
puede reducirse.El tiempo de acceso a memoria cache es menor que el tiem-po
de acceso a memoria principal en un factor de 5 a 10
Por tanto, si un programa tiene una referencia en mmeoria a la que es
accedido en muchas circunstancias, en la caché se moverán las porciones del
programa para que sean accedidos más rápidamente reduciendo el tiempo de
acceso promedio a memoria como tal.

El problema puede darse en que si no hay memoria suficiente la memoria caché
le dará lo mismo porque sólo puede llear has no sé qué cifra...por l oque si
después no hay memoria de donde "reasignar" porciones del programa poco
puede hacer también...van por ahí los tiros???

Salu2!!!
Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
pero puedes intentarlo de nuevo ;-)

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:
:-(

Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
suspendido.

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:
Sí, ya que la la caché de nivel está incorporado en el mismo micro, y por
tanto los datos ubicados en memoria caché son más rápidamente accedidos que
los que están en la memoria principal, por lo que podrá ejecutar más
instrucciones.

Salu2!!!
Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
Examen: ¿un procesador con mas cache de nivel 1 -L1-, funciona mejor que
uno con menos meoria y resto de caracteristicas identicas?.

Razonar la respuesta.

(a ver quien aprueba)..

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.

ya, ya he visto, NetBurt y su desarrollo es lo que mas influye... :)

Un Saludo

Raul Serrano
MS MVP Windows Shell/User



"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
nope

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y no
otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no rights.
You assume all risk for your use.


"Raul Serrano [MS MVP]" wrote in message
news:

| Una pequeña pista ¿cuando, como y porqué el procesador tiene que
inhabilitar la caché?

cuando tiene mucha memoria RAM y va a trabajar practicamente con los

mismos

datos...

Un Saludo

Raul Serrano
MS MVP Windows Shell/User



"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
pos no... (aunque lo que has dicho es verdad...),,,,,,,

Una pequeña pista ¿cuando, como y porqué el procesador tiene que
inhabilitar la caché?

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y

no

otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no

rights.

You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:%
;-))

Entonces dependerá...el objetivo de la memoria caché es básicamente:

Mantener el tiempo de acceso promedio a la memoria pequeño

Reducir el ancho de banda entre memoria principal y procesador

no?
El éxito de las memorias cache puede ser atribuido a la propiedad de
localidadde referencia. El análisis de un gran número de programas ha
demostrado que las ref-erencias a la memoria en un intervalo de tiempo
tienden a estar circunscriptas dentro deun área localizada en la memoria.

A

este fenómeno se lo denomina localidad de refer-encia. Si las porciones
activas del programa y los datos son colocados en una memoriarápida (más
pequeña que la memoria principal), el tiempo de acceso promedio amemoria
puede reducirse.El tiempo de acceso a memoria cache es menor que el

tiem-po

de acceso a memoria principal en un factor de 5 a 10El éxito de las

memorias

cache puede ser atribuido a la propiedad de localidadde referencia. El
análisis de un gran número de programas ha demostrado que las ref-erencias

a

la memoria en un intervalo de tiempo tienden a estar circunscriptas dentro
deun área localizada en la memoria. A este fenómeno se lo denomina

localidad

de refer-encia. Si las porciones activas del programa y los datos son
colocados en una memoriarápida (más pequeña que la memoria principal), el
tiempo de acceso promedio amemoria puede reducirse.El tiempo de acceso a
memoria cache es menor que el tiem-po de acceso a memoria principal en un
factor de 5 a 10El éxito de las memorias cache puede ser atribuido a la
propiedad de localidadde referencia. El análisis de un gran número de
programas ha demostrado que las ref-erencias a la memoria en un intervalo

de

tiempo tienden a estar circunscriptas dentro deun área localizada en la
memoria. A este fenómeno se lo denomina localidad de refer-encia. Si las
porciones activas del programa y los datos son colocados en una
memoriarápida (más pequeña que la memoria principal), el tiempo de acceso
promedio amemoria puede reducirse.El tiempo de acceso a memoria cache es
menor que el tiem-po de acceso a memoria principal en un factor de 5 a

10El

éxito de las memorias cache puede ser atribuido a la propiedad de
localidadde referencia. El análisis de un gran número de programas ha
demostrado que las ref-erencias a la memoria en un intervalo de tiempo
tienden a estar circunscriptas dentro deun área localizada en la memoria.

A

este fenómeno se lo denomina localidad de refer-encia. Si las porciones
activas del programa y los datos son colocados en una memoriarápida (más
pequeña que la memoria principal), el tiempo de acceso promedio amemoria
puede reducirse.El tiempo de acceso a memoria cache es menor que el

tiem-po

de acceso a memoria principal en un factor de 5 a 10
Por tanto, si un programa tiene una referencia en mmeoria a la que es
accedido en muchas circunstancias, en la caché se moverán las porciones

del

programa para que sean accedidos más rápidamente reduciendo el tiempo de
acceso promedio a memoria como tal.

El problema puede darse en que si no hay memoria suficiente la memoria

caché

le dará lo mismo porque sólo puede llear has no sé qué cifra...por l oque

si

después no hay memoria de donde "reasignar" porciones del programa poco
puede hacer también...van por ahí los tiros???

Salu2!!!
Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y

no

otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
pero puedes intentarlo de nuevo ;-)

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y

no

otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no

rights.

You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:
:-(

Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y

no

otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
suspendido.

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y

no

otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no

rights.

You assume all risk for your use.


"Javier Inglés [MS MVP]" wrote in message
news:
Sí, ya que la la caché de nivel está incorporado en el mismo micro, y por
tanto los datos ubicados en memoria caché son más rápidamente accedidos

que

los que están en la memoria principal, por lo que podrá ejecutar más
instrucciones.

Salu2!!!
Javier Inglés
MS-MVP

:
<<<QUITAR "NOSPAM" PARA MANDAR MAIL>>>

Este mensaje se proporciona "como está" sin garantías de ninguna clase, y

no

otorga ningún derecho


"JM Tella Llop [MS MVP] ·" escribió en el mensaje
news:
Examen: ¿un procesador con mas cache de nivel 1 -L1-, funciona mejor que
uno con menos meoria y resto de caracteristicas identicas?.

Razonar la respuesta.

(a ver quien aprueba)..

Jose Manuel Tella Llop
MS MVP - DTS


Este mensaje se proporciona "como está" sin garantías de ninguna clase, y

no

otorga ningún derecho.

This posting is provided "AS IS" with no warranties, and confers no

rights.

You assume all risk for your use.